Q1: 在编写testbench时，需要对输入不停的赋值。然而不停的#20 data_in = ... 明显不现实。故希望用一个for循环来实现不停输入。
A1: 在一个initial里面新建一个reg， 位数根据需要来去确定。注for循环中，verilog语法不支持自加。
1 initial 2 begin: apply_stimulus 3 reg [7:0] invect; 4 for (invect = 0; invect < 255; invect = invect + 1) 5 begin 6 #20 $display ("data_in = %b", data_in); 7 data_in = invect[7:0]; 8 end 9 10 end
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